本周在旧金山举办的国际电子器件集会上，来自学术界跟产业界的研讨团队展现了有关高机能碳纳米管晶体管 跟电路的数据。固然这些器件可能须要十年或更长时光才干集成到产物中，但与会的工程师们以为，该范畴曾经获得了宏大提高，碳纳米管将经由过程实现低功耗、高机能的盘算来晋升硅芯片，从而在将来的体系中施展要害感化。本文援用地点：CNT 的直径约为一纳米，电子穿过它们。早在 2016 年，研讨职员就制作了第一特性能优于基于硅的 CNT 晶体管。但是，现实证实，应用 CNT 构建庞杂的电路跟体系更具挑衅性。斯坦福年夜学电气工程师 H.-S. Philip Wong 表现，他的团队跟其余人在 IEDM 上展现的成果标明，CNT 器件在从前多少年中获得了宏大提高。“很多基础成绩曾经处理，”他说。在 IEDM 年夜会上，工程师们描写了碳纳米管电路的愿景，该电路不会代替而是加强当今的盘算体系。一些人盼望 CNT 将在经由过程混杂处置跟内存来节俭动力的新架构中施展要害感化。比方，用于练习年夜型 AI 模子的年夜局部动力并未用于盘算;它破费在处置器跟内存之间挪动数据。在内存自身内停止盘算能够增加这种能量耗费。使碳纳米管实用于半导体的方式计划此类体系的方式有良多种，能够应用模仿存储单位（节俭动力但就义精度）或数字存储单位（耗费更多能量但供给更好的机能）。在 IEDM 年夜会上，北京清瓜年夜学博士生张艺北 （Yibei Zhang） 描写了一种混杂模仿跟数字的重叠盘算体系，该体系在一些 CNT 把持电路的辅助下。底层是硅 CMOS，顶部有一层模仿 RRAM，最后是两层由碳纳米管电路供电的数字 RRAM。这种重叠计划称为 “back-end-of-line” 方式。CNT 层能够应用不会破坏底层芯片的高温技巧构建在实现的硅 CMOS 之上。Zhang 的团队应用该体系实现了一个神经收集，他们估计该体系能够应用大概 1/17 的能量，任务速率约为传统芯片的 119 倍。在集会的主题报告中，台积电履行副总裁兼结合首席经营官 Yuh-Jier Mii 表现，CNT“对将来的扩大或在后端开辟高机能逻辑可能很风趣。不外，为了实现高机能，CNT 晶体管须要进一步开辟，斯坦福年夜学博士后 Shengman Li 说。她是与 TSMC 配合实现这一目的的团队的一员。像 Tsingua 组如许的电路是由纳米资料的胶葛收集构成的。工程师能够从这些不完善的晶体管中取得良多利益 — 2013 年，Li 的参谋 Wong 跟 Subhasish Mitra 基于这些装备制作了一整台盘算机。然而，当工程师可能完美对齐的单纳米管晶体管的计划跟制作时，他们冀望取得更年夜的机能晋升。CNT 的最后润饰在 IEDM 上宣布的两篇论文着重于这种微调。北京年夜学的 Yi-Fan Liu 描写了他的团队发明出存在创记录电子特征的高机能 CNT 器件。因为对器件的栅极接口停止了经心计划，他的团队发明了存在高电流跟破记录跨导的 CNT 晶体管阵列，该数字将施加到晶体管的电压与其输出电流相干联。Transconductance 告知工程师晶体管的动力效力跟速率。“这初次超越了硅 CMOS 的最年夜跨导，”Liu 说。他们的工艺须要用含铪化合物对涂有对齐 CNT 的晶圆停止预处置，而后应用原子层堆积直接在纳米管上成长栅极电介质。斯坦福年夜学跟台积电团体也专一于他们的化学配方。斯坦福年夜学的 Li 先容了他们掺杂 N 型 CNT 晶体管的方式。只要将其余原子混杂到沟道资料中即可掺杂硅，但将原子增加到 CNT 等二维跟一维资料中会损坏其构造。处理此成绩的一种方式是将掺杂剂放在通道的顶部，而不是通道外部。然而，假如掺杂剂的瞄准错误，晶体管的机能就会遭到影响。在客岁的 IEDM 年夜会上，该团队先容了他们制作 P 型 CNT 晶体管的方式。本周，他们展现了他们在 N 型方面的任务。他们的方式确保掺杂剂直接放置在纳米管上。因为这种掺杂，该团队在 CNT NMOS 中获得了破记录的机能。当初他们领有了这两品种型的高机能晶体管，斯坦福年夜学团队表现，他们曾经证实 CNT CMOS 能够与硅 CMOS 相媲美。但后方另有更多艰难的任务要做。Li 说，一些化学家或资料迷信家要做的最后一件年夜事是完美一种将 CNT 准确放置在晶圆上的方式。明天，工程师晓得怎样制造完善笔挺的平行纳米资料阵列，全部这些阵列都像盒子里的一排铅笔一样陈列在硅晶片上。然而纳米管之间的间距是不平均的。当工程师可能把持这个间距或间距时，他们终极可能可能充足施展资料的潜力。这些特写表现了集成到硅芯片中的碳纳米管的示例。 　　申明：新浪网独家稿件，未经受权制止转载。 -->